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2019-09-11

J8彩票剂合明科技解析:芯片的设计、制造与封测(二)

发布者:合明科技 ; 浏览次数:44

J8彩票剂合明科技解析:芯片的设计、制造与封测(二)


文章来源:中国仪器仪表行业协会

文章关键词导读:芯片、半导体、晶圆、半导体封测、PCBA线路板J8彩票剂


一、层层堆叠打造的芯片

在介绍过硅晶圆是什么东西后,同时,也知道制造 IC 芯片就像是用乐高积木盖房子一样,藉由一层又一层的堆叠,创造自己所期望的造型。然而,盖房子有相当多的步骤,IC 制造也是一样,制造 IC 究竟有哪些步骤?本文将将就 IC 芯片制造的流程做介绍。

在开始前,我们要先认识 IC 芯片是什么。IC,全名积体电路(Integrated  Circuit),由它的命名可知它是将设计好的电路,以堆叠的方式组合起来。藉由这个方法,我们可以减少连接电路时所需耗费的面积。下图为 IC 电路的 3D  图,从图中可以看出它的结构就像房子的樑和柱,一层一层堆叠,这也就是为何会将 IC 制造比拟成盖房子。


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▲ IC 芯片的 3D 剖面图。(Source:Wikipedia)


从上图中 IC 芯片的 3D  剖面图来看,底部深蓝色的部分就是上一篇介绍的晶圆,从这张图可以更明确的知道,晶圆基板在芯片中扮演的角色是何等重要。至于红色以及土黄色的部分,则是于 IC  制作时要完成的地方。


首先,在这裡可以将红色的部分比拟成高楼中的一楼大厅。一楼大厅,是一栋房子的门户,出入都由这裡,在掌握交通下通常会有较多的机能性。因此,和其他楼层相比,在兴建时会比较复杂,需要较多的步骤。在  IC 电路中,这个大厅就是逻辑闸层,它是整颗 IC 中最重要的部分,藉由将多种逻辑闸组合在一起,完成功能齐全的 IC 芯片。


黄色的部分,则像是一般的楼层。和一楼相比,不会有太复杂的构造,而且每层楼在兴建时也不会有太多变化。这一层的目的,是将红色部分的逻辑闸相连在一起。之所以需要这么多层,是因为有太多线路要连结在一起,在单层无法容纳所有的线路下,就要多叠几层来达成这个目标了。在这之中,不同层的线路会上下相连以满足接线的需求。


1.分层施工,逐层架构

知道 IC  的构造后,接下来要介绍该如何制作。试想一下,如果要以油漆喷罐做精细作图时,我们需先割出图形的遮盖板,盖在纸上。接着再将油漆均匀地喷在纸上,待油漆乾后,再将遮板拿开。不断的重复这个步骤后,便可完成整齐且复杂的图形。制造  IC 就是以类似的方式,藉由遮盖的方式一层一层的堆叠起来。


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制作 IC 时,可以简单分成以上 4  种步骤。虽然实际制造时,制造的步骤会有差异,使用的材料也有所不同,但是大体上皆采用类似的原理。这个流程和油漆作画有些许不同,IC  制造是先涂料再加做遮盖,油漆作画则是先遮盖再作画。以下将介绍各流程。


A.金属溅镀:将欲使用的金属材料均匀洒在晶圆片上,形成一薄膜。

B.涂布光阻:先将光阻材料放在晶圆片上,透过光罩(光罩原理留待下次说明),将光束打在不要的部分上,破坏光阻材料结构。接着,再以化学药剂将被破坏的材料洗去。

C.蚀刻技术:将没有受光阻保护的硅晶圆,以离子束蚀刻。

D.光阻去除:使用去光阻液皆剩下的光阻溶解掉,如此便完成一次流程。


最后便会在一整片晶圆上完成很多 IC 芯片,接下来只要将完成的方形 IC  芯片剪下,便可送到封装厂做封装。


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▲ 各种尺寸晶圆的比较。(Source:Wikipedia)


二、纳米制程是什么?

三星以及台积电在先进半导体制程打得相当火热,彼此都想要在晶圆代工中抢得先机以争取订单,几乎成了 14 纳米与 16 纳米之争,然而 14 纳米与 16  纳米这两个数字的究竟意义为何,指的又是哪个部位?而在缩小制程后又将来带来什么好处与难题?以下我们将就纳米制程做简单的说明。


1.纳米到底有多细微?

在开始之前,要先了解纳米究竟是什么意思。在数学上,纳米是 0.000000001  公尺,但这是个相当差的例子,毕竟我们只看得到小数点后有很多个零,却没有实际的感觉。如果以指甲厚度做比较的话,或许会比较明显。用尺规实际测量的话可以得知指甲的厚度约为 0.0001 公尺(0.1 毫米),也就是说试着把一片指甲的侧面切成 10 万条线,每条线就约等同于 1  纳米,由此可略为想像得到 1 纳米是何等的微小了。


知道纳米有多小之后,还要理解缩小制程的用意,缩小电晶体的最主要目的,就是可以在更小的芯片中塞入更多的电晶体,让芯片不会因技术提升而变得更大;其次,可以增加处理器的运算效率;再者,减少体积也可以降低耗电量;最后,芯片体积缩小后,更容易塞入行动装置中,满足未来轻薄化的需求。再回来探究纳米制程是什么,以 14 纳米为例,其制程是指在芯片中,线最小可以做到 14  纳米的尺寸,下图为传统电晶体的长相,以此作为例子。缩小电晶体的最主要目的就是为了要减少耗电量,然而要缩小哪个部分才能达到这个目的?左下图中的 L  就是我们期望缩小的部分。藉由缩小闸极长度,电流可以用更短的路径从 Drain 端到 Source 端。


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(Source:www.slideshare.net)


此外,电脑是以 0 和 1 作运算,要如何以电晶体满足这个目的呢?做法就是判断电晶体是否有电流流通。当在 Gate  端(绿色的方块)做电压供给,电流就会从 Drain 端到 Source 端,如果没有供给电压,电流就不会流动,这样就可以表示 1 和 0。


2.尺寸缩小有其物理限制

不过,制程并不能无限制的缩小,当我们将电晶体缩小到 20 纳米左右时,就会遇到量子物理中的问题,让电晶体有漏电的现象,抵销缩小 L  时获得的效益。作为改善方式,就是导入 FinFET(Tri-Gate)这个概念,如右上图。在 Intel  以前所做的解释中,可以知道藉由导入这个技术,能减少因物理现象所导致的漏电现象。


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(Source:www.slideshare.net)


更重要的是,藉由这个方法可以增加 Gate 端和下层的接触面积。在传统的做法中(左上图),接触面只有一个平面,但是采用  FinFET(Tri-Gate)这个技术后,接触面将变成立体,可以轻易的增加接触面积,这样就可以在保持一样的接触面积下让 Source-Drain  端变得更小,对缩小尺寸有相当大的帮助。


最后,则是为什么会有人说各大厂进入 10 纳米制程将面临相当严峻的挑战,主因是 1 颗原子的大小大约为 0.1 纳米,在 10  纳米的情况下,一条线只有不到 100  颗原子,在制作上相当困难,而且只要有一个原子的缺陷,像是在制作过程中有原子掉出或是有杂质,就会产生不知名的现象,影响产品的良率。如果无法想像这个难度,可以做个小实验。在桌上用 100 个小珠子排成一个 10×10  的正方形,并且剪裁一张纸盖在珠子上,接着用小刷子把旁边的的珠子刷掉,最后使他形成一个 10×5  的长方形。这样就可以知道各大厂所面临到的困境,以及达成这个目标究竟是多么艰巨。


随着三星以及台积电在近期将完成 14 纳米、16 纳米 FinFET 的量产,两者都想争夺 Apple 下一代的 iPhone  芯片代工,我们将看到相当精彩的商业竞争,同时也将获得更加省电、轻薄的手机,要感谢摩尔定律所带来的好处呢。


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